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(株)東芝セミコンダクター社プロセス技術推進センター | 論文
- hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 14nmゲートCMOS技術 : poly-SiGe ゲート電極、及びNiSiを用いた低温プロセスによる性能向上
- 極薄膜NO Oxynitrideゲート絶縁膜とNi SALICIDEプロセスを用いた高性能35nmゲート長CMOS
- キャビテーションジョットを用いた半導体表面洗浄法の開発 : 流体工学, 流体機械
- 627 キャビテーションジョットを用いた半導体表面洗浄法の開発
- 炭素電極を使用した電解水によるトレンチポリシリコン洗浄プロセスの検討(半導体材料・デバイス)
- ポリシリコンCMPプロセスにおけるディッシングレススラリーの開発
- Cu CMP 後洗浄技術
- CuCMP研磨剤の微視的研磨表面における影響
- ED2000-138 / SDM2000-120 / ICD-2000-74 ダマシンメタルゲートトランジスタ技術 : しきい値バラツキの低減とソースドレインサリサイドのインテグレーション
- ED2000-138 / SDM2000-120 / ICD2000-74 ダマシンメタルゲートトランジスタ技術 : しきい値バラツキの低減とソースドレインサリサイドのインテグレーション
- 3次元プロセスデバイスシミュレーションによるBulk-FinFETの駆動電流の改善(プロセス・デバイス・回路シミュレーション及び一般)
- バルクシリコン基板上に形成したゲート長20nm、フィン幅6nmの CMOS FinFET のプロセスインテグレーション技術とデバイス特性
- バルクシリコン基板上に形成したゲート長20nm、フィン幅6nmのCMOS FinFETのプロセスインテグレーション技術とデバイス特性(先端CMOSデバイス・プロセス技術)
- ポリメタルゲート電極技術
- サブ100nm向けエレベートソース・ドレイン構造の設計指針
- 次世代ウェーハプロセスにおけるケミカルコンタミネーションの影響と制御技術
- 次世代ウェーハプロセスにおけるケミカルコンタミネーションの影響と制御技術(プロセスクリーン化と新プロセス技術)
- hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 32nmノード以降に向けたFinFET SRAMセルのDC特性ばらつき(IEDM(先端CMOSデバイス・プロセス技術))