レイアウト依存効果を考慮したパラメータ化セルによる性能駆動SRAMマクロ設計手法
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概要
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ナノスケール・プロセスでは、Shallow Trench Isolation(STI)ストレスとウェル近接効果(WPE)はMOS-FETのしきい値電圧に影響を与え、結果としてシステム・オン・チップ(SoC)の性能にも影響を及ぼす。その影響を最も敏感に受けるのは高密度回路の代表であるSRAMであり、ストレスの影響を考慮した性能検証をしながら設計する必要がある。また、90nmプロセス以降では、ストレス効果のばらつきに起因するしきい値電圧ばらつきが劇的に増大している。本稿では、不均一なパラメータ化されたSRAMセルを導入することにより、面積、リーク電力と遅延における重要なトレードオフを扱うSRAMマクロの設計手法を提案する。
- 2013-05-09
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