チャネル長分割を利用した遅延制御回路とその応用(タイミング設計,システムオンシリコンを支える設計技術)

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概要

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近年、半導体の微細化が進むにつれて、製造時に生じるばらつきに起因する回路性能のばらつきが顕著になってきている。そのため、信号を同期させるための遅延素子がマイクロプロセッサやメモリ回路、PLL (Phase Locked Loop)、DLL(Delay Locked Loop)など、様々なところで利用されている。特に、製造後に遅延時間を調整できる遅延素子PDE (Programmable Delay Elements)が注目されている。本研究では、MOSトランジスタのチャネル長分割を利用して、新しいPDE回路を提案する。提案回路は、遅延調整の線形性に優れているだけでなく、消費電力を大幅に削減できる。さらに、PDEの応用例として粗粒度指向のデジタルPLLを提案し、PLL回路全体の消費電力の削減効果について報告する。
2013-02-25

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