***時のキャッシュ電源遮断による性能ペナルティとその削減手法(低消費電力技術,集積回路とアーキテクチャの協創〜ノーマリオフコンピューティングによる低消費電力化への挑戦〜)
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概要
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プロセッサが***時に消費するリーク電力が全消費電力に占める割合は,トランジスタの微細化が進むにつれて年々上昇を続け問題となっている.このようなリーク電力を削減する目的で,プロセッサ***時にコアへの電源供給を遮断するパワーゲーティング技術がモバイル向け・デスクトップ向けのプロセッサで広く用いられている.現行のシステムでは,CPUの***時間が一定の閾値を越えた場合にコアへの電源遮断を制御しているが,このとき問題になるのがスリープモード中にキャッシュに存在するデータが揮発することによって生じるスリープ復帰後のキャッシュミスの増大である.本研究ではコアがスリープモードに入った場合に生じるキャッシュフラッシュの影響によるキャッシュミス増大を回避するための,キャッシュプリフェッチ手法を提案しその効果について予備的な評価を行う.
- 2012-01-12
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