動的再構成可能アクセラレータを有するヘテロジニアスマルチコアプロセッサのためのデータ転送最小化指向メモリアロケーション(プロセッサ,DSP,画像処理技術及び一般)
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概要
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低消費電力ヘテロジニアスマルチコアプロセッサ上のアクセラレータコアは,データアクセス速度の向上と並列アクセスを可能にするため複数のメモリモジュールを持ち,各モジュールごとに高速なアドレス生成のためのアドレス生成ユニット(AGU)を持つ.AGUはコア面積低減のため加算器やカウンタなどの簡単な回路のみで構成されているため,データの重複記憶無しで複雑なメモリアクセスを行うのは難しい.データの重複はメモリ容量を浪費しデータ転送時間を大幅に増大させてしまう.本稿ではデータ重複を無くし,データアクセスの並列度を向上させる手法を提案する.ウィンドウ演算を用いた評価では従来手法と比較して全体の処理時間が14%〜85%削減された.
- 2011-10-17
著者
-
張山 昌論
東北大学大学院情報科学研究科
-
亀山 充隆
東北大学大学院情報科学研究科
-
亀山 充隆
東北大学大学院情報科学研究科情報基礎科学専攻
-
ウィシディスーリヤ ハシタムトゥマラ
東北大学大学院情報科学研究科
-
ウィシディスーリヤ ハシタ
東北大学大学院情報科学研究科
-
張山 昌輪
東北大学大学院情報科学研究科
-
大林 洋介
東北大学大学院情報科学研究科
-
張山 昌論
東北大学大学院
-
ウィシディスーリヤ ハシタ
東北大学大学院
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