Dependable Pipelining : マルチGHz時代のマイクロアーキテクチャ
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概要
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微細加工技術の進歩に伴い,回路遅延における配線遅延の支配化問題が浮上してきている.そこで,本稿では配線遅延の支配化問題を考慮した次世代マイクロアーキテクチャのひとつとして,Dependable Pipeliningというパイプライン設計手法を提案した.本手法では,パイプライン段数を深くすることなくクロック・サイクル時間を小さくすることができ,その結果,高いスループットでレイテンシを短く抑えることができる.Dependable Pipeliningの有効性を評価するために,パフォーマンス・モデリングを行い,加えて,Carry Look-ahead Adderにおける入力データに依存した遅延時間の分布を調べることにより,パイプラインのEXステージにおいては本手法が有効であるという可能性を見出すことができた.
- 2002-08-15
著者
-
村上 和彰
九州大学大学院システム情報科学府
-
目次 勝彦
九州大学大学院システム情報科学府情報理学専攻
-
藤川 卓也
九州大学工学部電気情報工学科
-
松尾 烈
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報知能工学部
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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