準同期式回路の最小クロック周期を求めるアルゴリズムの高速化
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概要
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準同期式回路は、各々のレジスタに入力するクロックのタイミングを制御することでクロック周期をレジスタ間の最大遅延よりも小さくすることが可能である。このクロック周期の最小値は準同期式回路の設計段階において繰り返し再計算されるものである.本研究では、レジスタ間の遅延情報から準同期式回路のクロック周期の下限を求める高速なアルゴリズムを提案し, 準同期式回路の設計期間の短縮を目指す.
- 社団法人電子情報通信学会の論文
- 2000-03-03
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