666MHzLSIテストシステム
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概要
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メモリ付ロジックLSIを試験対象とした666MHzLSIテストシステムを開発した。高タイミング精度を実現するパーピンアーキテクチャとメモリ試験を可能とするシェアードリソースの長所を取り入れたハイブリッドアーキテクチャの採用,ゲートアレイ化した高精度可変遅延回路,高精度タイミングキャリブレーション,およびメモリテストパターンの並列発生により,高速メモリ試験, タイミング発生分解能12.5ps,およびタイミング精度±150psを実現した。
- 社団法人電子情報通信学会の論文
- 1995-12-14
著者
-
松本 隆
(株)日立製作所 日立工場
-
吉野 亮三
日立製作所汎用コンピュータ事業部
-
須賀 卓
(株)日立製作所生産技術研究所
-
林 良彦
(株)日立製作所生産技術研究所
-
須賀 卓
株式会社日立製作所生産技術研究所
-
菊地 修司
(株)日立製作所生産技術研究所
-
金子 正彦
(株)日立製作所汎用コンピュータ事業部
-
吉野 亮三
(株)日立製作所汎用コンピュータ事業部
-
斉藤 淳
日立コンピュータエンジニアリング(株)
-
松本 隆
(株)日立製作所
-
松本 隆
(株)日立製作所汎用コンピュータ事業部
-
菊地 修司
株式会社 日立製作所 生産技術研究所
-
菊地 修司
(株)日立ハイテクノロジーズ
-
須賀 卓
株式会社日立製作所横浜研究所生産技術センタ
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