低消費電力を目指したクロック木の構成法(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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本研究では,準同期式回路を実現するために,与えられたレジスタ位置およびレジスタ間の遅延情報から目標クロック周期を達成するクロック木を合成するDME法に基づく手法を提案する.DME法では,点集合から適切な2点を選び1点にマージする操作を繰り返すことでクロック木のトポロジーをボトムアップに決定する.提案手法では,クロックタイミングの設定法,マージする2点の選択方法,マージ点候補位置集合の生成方法を工夫することにより,12個の回路で実験した結果,全ての回路で従来手法よりも消費電力の小さいクロック木が生成でき,平均13%消費電力を削減できた.
- 社団法人電子情報通信学会の論文
- 2004-03-04
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