選択エピタキシャル成長と過渡的増速拡散抑制プロセスを用いた0.15μm n-nゲートCMOS技術(<小特集>ディープサブミクロンMOSトランジスタ技術小特集)
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概要
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最小ゲート長0.15μmのn-nゲートCMOSプロセスを開発した.エピタキシャルチャネルと過渡的増速拡散抑制により,浅い埋込チャネル層を実現した.pMOSFETにおいて,ドレーン電流を最大にするためには埋込チャネル層の厚さに最適値があること,チャネルをエピタキシャルで形成したpMOSのほうが従来のチャネルイオン注入で形成したpMOSよりもV_t安定性が高いことが示された。ゲートポリSiおよびSD上に選択成長したシリコン層とチタンをシリサイド反応させることにより,0.15μm幅の低抵抗ゲート電極と低リークSD拡散層を実現した。実験で得られたトランジスタ特性から回路性能をシミュレーションした結果,インバータの遅延時間は21.5psであった.
- 社団法人電子情報通信学会の論文
- 1996-06-25
著者
-
安彦 仁
日本電気ULSIデバイス開発研究所
-
安彦 仁
日本電気株式会社
-
益岡 完明
NEC Corporation
-
酒井 勲美
NEC Corporation
-
小野 篤樹
日本電気株式会社
-
上野 隆一
NECシステムズ株式会社
-
益岡 完明
日本電気株式会社
-
獅子口 清一
日本電気株式会社
-
中島 謙
日本電気株式会社
-
酒井 勲美
日本電気株式会社
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