様々な準同期式回路合成法の比較
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概要
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一般の同期式回路は、各レジスタに入力されるクロックのタイミングが同時であることが原則であり、完全同期式設計ではそれを前提として回路を設計する。これに対して、準同期式設計では、各レジスタに入力するクロックのタイミングを意図的にずらすことによって、最高クロック周波数をさらに高速化する。本研究では、準同期式回路について、完全同期設計で遅延最適化をせずに準同期化により高速化を図る、完全同期設計で遅延最適化後に準同期化を図る、など様々な合成法の得失についてMIPS命令互換プロセッサを例に議論する。
- 2001-05-11
著者
-
高橋 篤司
東京工業大学
-
石島 誠一郎
東京工業大学大学院理工学研究科集積システム専攻
-
内海 哲章
東京工業大大学院学理工学研究科集積システム専攻
-
内海 哲章
東京工業大学大学院理工学研究科集積システム専攻
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