内層キャパシタ基板における電源雑音低減効果の検討
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概要
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マルチメディア時代を見据えて, 高速のディジタル通信を可能とするATM技術が注目され, 近年益々, 通信諸装置のスループットの向上ならびに経済化が要求されている。そこで, 現状複数枚の回路基板で構成されている機能ブロックにおいて, 下位の機能部をサブボード化し, これを1枚のマザーボードに搭載することにより経済化と高性能化を図る, サブボード実装技術が検討されてきている。しかしながら, 高速素子が狭いエリアに集中するため電源系に与えるスイッチングノイズの影響が顕在化する。従来の電源雑音低減手法であるチップコンデンサ搭載法ではコンデンサ-電源層間のスルーホール配線のインダクタンス成分により, 高速信号では雑音低減が困難となる。そこで, 電源/GND層間の近接化ならびに多層化により, キャパシタンス効果を高めたプリント基板を用いた電源雑音低減手法が検討されてきている。今回, サブボード基板において内層キャパシタを用いた, 電源雑音低減効果について定量的に検討を行ったので, その結果を述べる。
- 1997-03-06
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