低エネルギー消費に最適化したプロセッサパイプライン段数の考察(集積エレクトロニクス)
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概要
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パイプライン構造のプロセッサにおいて,消費エネルギーが最小となるパイプライン段数を,数式性能モデルにより検討し,その条件について考察する.段数が異なるプロセッサモデルに対して,命令当りの実行時間が等しくなるように,クロックサイクル時間とその動作に必要な最低電源電圧を与える場合の命令当りの消費エネルギーEPI (Energy Per Instruction)を検討する.低消費電力向けプロセスで,段数増加に伴う回路負荷容量の増加率を段数当り10%とした場合,最適パイプライン段数は5段以下である.消費エネルギー及びその最小最適段数に対して,分岐予測ミスなどのパイプラインハザードの影響は大きい.回路設計技術に依存するラッチオーバヘッド時間の影響は小さい.
- 社団法人電子情報通信学会の論文
- 2004-04-01
著者
-
村上 和彰
九州大学大学院システム情報科学府
-
兵頭 章彦
九州大学大学院システム情報科学府情報工学専攻
-
馬越 英尚
九州大学大学院システム情報科学府情報理学専攻
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報知能工学部
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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