フラクタル画像圧縮の再構成可能アーキテクチャによる実現法

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概要

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FPGA等の再構成可能なハードウェアの出現により, その論理の可変性を活かした情報処理の研究が活発に行われている.本稿では, フラクタル画像圧縮に注目して, 対象とする画像に特化したハードウェア構成を取ることで符号化を高速に行う再構成可能アーキテクチャによる実現法を提案する.フラクタル符号化においては画像ブロック間の2乗誤差の計算が主要な処理であるが, ハードウェアの再構成が可能な場合, その中で行われる大量の乗算は画像の濃度値を乗数とする定数乗算と見なすことができる.それにより, 乗算の実行に汎用乗算器を用いる代わりに, 定数に含まれるビットのビットパターンから決まる数のシフトと加減算によって行うことが可能となる.このような構成により, 固定的なアーキテクチャによる場合に較べて.ハードウェア上に実現される乗算処理の並列度が2倍以上となることを平均的な演算数の見積もりとFPGAを用いた実験により示す.
1998-09-21

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