再構成可能なハードウェアを用いた線形ブロック符号の性能評価の高速化
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概要
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本稿ではFPGAに代表される再構成可能なハードウエアを用いたりコンフィギャラブル・コンピューティングによるアプリケーションの処理手法について報告する. 本手法においては, 設計自動化システムを用いて, アプリケーションの個々の処理対象ごとに専用の論理回路を自動的に合成, FPGA 上に実現し, この回路により所望の処理を行う. このような専用回路を用いることで汎用計算機では長時間を要する処理も高速に行うことが可能になる. 本報告では2元線形ブロック符号の性能評価のための復号シミュレーションをアプリケーションの例として取り挙げ, 実験結果により本手法の有効性を示す.
- 社団法人電子情報通信学会の論文
- 1999-03-04
著者
-
永野 秀尚
日本電信電話株式会社NTTコミュニケーション科学基礎研究所
-
須山 敬之
Ntt西日本研究開発センタ
-
名古屋 彰
NTT未来ねっと研究所
-
名古屋 彰
NTT コミュニケーション科学基礎研究所
-
永野 秀尚
NTT コミュニケーション科学基礎研究所
-
永野 秀尚
NTTコミュニケーション科学基礎研究所
-
永野 秀尚
日本電信電話株式会社 Ntt コミュニケーション科学基礎研究所
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