遅延を考慮したトランスダクション法におけるファンイン制限手法

概要

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近年の半導体技術の進歩に伴い,VLSIの多品種生産が行なわれるようになってきた.このため,論理設計にかかるコストが増大し,論理設計支援システムの必要性が高まっている.論理設計の際には,目的の回路の用途に応じてさまざまな制約が加えられる.この制約の中で特に重要となってきているのが最大遅延時間に関する制約である.トランスダクション法は何らかの方法で設計された初期回路を元にそこに含まれる潜在的な冗長性を利用して回路の変形削減を行なう手法である.この手法は面積の最適化だけでなく遅延最適化や設計の変更などにも強力であることが知られており,近年さまざまな研究がなされている.しかし,一般にトランスダクション法を適用すると単一ゲートあたりのファンインが増加する傾向があるため,スタンダードセル等を用いて回路を実現することを考えると,どこかで回路の最大ファンインを制限する必要がある.本稿では,NORゲートだけからなる回路のファンイン制限手法について述べる.本手法はインバーターとして使われるゲートをうまく利用することにより,あまり段数を増加させないため,遅延を考慮する場合の初期回路の設計やトランスダクション法を施した後でファンイン制限を満足しない部分回路が存在する場合などに有用である.また,ベンチマーク回路を用いて初期回路を設計し,他の手法との比較も示す.
一般社団法人情報処理学会の論文
1992-02-24

遅延を考慮したトランスダクション法におけるファンイン制限手法

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