チッププランニングシステムにおけるマクロセル間配線の一手法について

概要

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近年、VLSIの大規模化、高集積化に伴い、開発期間の短縮、レイアウト設計の完全自動化等の要求が高まっている。そこで当社では、階層的レイアウト設計においてフロアプランニングと詳細レイアウトを密に連携させレイアウトの最適化を図るチッププランニングシステムを開発した。詳細レイアウトでは、各マクロセルに適した自動レイアウト手法を用いて全チップのレイアウトを自動的に行う。最終的なチップの面積や配線長に大きく影響するチップの上位階層は、一般にマクロセル間配線手法を用いて設計される。マクロセルは形状が任意であるために配線の迂回や無駄な領域が発生しやすく、配線手法に高い性能が要求される。そこで本文では、高密度なレイアウトを達成するためのマクロセル間配線手法を提案する。本手法は、フロアブランの結果をもとに概略配線を行い、その後配線領域をチャネルに分割して、チャネル毎に詳細配線を行う2段階配線手法を用いている。以下に、このマクロセル間配線手法の処理について述べ、最後に実験結果を示す。
一般社団法人情報処理学会の論文
1991-02-25