CM0S論理回路における消費電カシミュレーションの一手法

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近年、LSIの低消費電力化のため、高精度な消費電カシミュレーション手法の需要が高まっている。従来、論埋シミュレーション技術を用いてCMOS論理回路中の容量性負荷の充放電電流と貫通電流から消費電力を見積もる手法があった。この手法では、回路シミュレーションを用いてセルに消費電カパラメタを割り当て、ゲートレベルシミュレーションにより求めたネットの電位変化回数と消費電カパラメタから消費電力を求める。しかし、精度が高いパラメタを算出するための回路シミュレーションに多大の手間を要した。本研究では、容量性負荷パラメタを用いて消費電カシミュレーションを行なう手法を提案する。容量性負荷パラメタは、ネットの電位が変化したときに充放電される負荷容量の和であり、回路図やレイアウトパタンと基準となるトランジスタゲート容量、配線容量、接合容量から算出でき、回路シミュレーションを行なう必要がない。また、ゲートレベルシミュレーションではトランジスタのスイッチング動作を十分に把握できないため、セルの構造や動作によって複数のパラメタ算出方法を使い分け、精度を向上させる。実験によリ、本手法がメガセルを含むLSIに対して高い精度の消費電力を求めることができることを示す。
一般社団法人情報処理学会の論文
1994-03-07

CM0S論理回路における消費電カシミュレーションの一手法

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