時間論理分割を用いた順序回路の合成方式

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概要

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状態遷移図で表現された動作を実現する論理回路の自動合成アルゴリズムの研究は古くから行なわれており、合成される論理回路が最小となるように状態を符号化する手法を確立することが最も重要な技術課題となっている。状態を適切な2進数の数値に符号化するには膨大な設計空間を探索しなければならないが、状態遷移を複数の部分状態遷移に分割して合成することによりこの膨大な探索を回避することができる。そのため状態遷移の分割手法を確立してゆくことは極めて重要な課題である。マイクロプロセッサ等の論理回路を解析すると遅延素子(Dフリップフロップ)を用いて順序回路を簡単に実現していることが多い。本報告では与えられた状態遷移図を遅延素子を用いて構成する部分と、従来の手法で構成する部分に分割する方法について述べる。
社団法人情報処理学会の論文
1990-09-04

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