VHDLシミュレーションにおけるバス入出力方向判定方式
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概要
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VHDLなどのハードウェア記述言語による高位記述が一般的になっているが、その一方で、高性能CPUなどの場合、性能にクリテイカルなブロックについてはゲートレベルの論理設計も行われている。この不良追跡のためにはブロック単体のゲートレベル・シミュレーションが処理速度、扱い規模の点から現実的であるが、テストパタンの作成が困難である。理由は、回路全体の外部インタフェース仕様に較べて回路内部のブロック間インタフェース仕様はより複雑になること、ブロック単体の動作を理解しなければならないことが挙げられる。そこで、図1に示すように高位記述の全体シミュレーションから波形を抽出し、ブロック単体用パタンとして利用することが考えられる。抽出波形を利用するには、これを入力であれば入力波形へ、出力であれば期待波形に分類しなければならない。ここで、バスに接続する入出力の両方に用いられる双方向ポートについては、シミュレーション実行時に初めて方向が判明するため、抽出の瞬間における入出力方向を判定する必要がある。本報では、VHDLシミュレーションにおいて、バスに接続する双方向ポートに関する、データの入出力方向を判定する方法を提案する。
- 一般社団法人情報処理学会の論文
- 1994-09-20
著者
-
伊藤 雅樹
(株)日立製作所
-
清水 嗣雄
(株)日立製作所
-
高嶺 美夫
(株)日立製作所中央研究所
-
伊藤 雅樹
株式会社日立製作所
-
伊藤 雅樹
(株)日立製作所中央研究所
-
伊藤 雅之
ルネサスエレクトロニクス株式会社
-
清水 嗣雄
(株)日立製作所中央研究所
-
山元 渉
(株)日立製作所中央研究所
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