構成情報の階層記憶制御による再構成型プロセッサFE-GAの性能/面積比の向上(アーキテクチャII, デザインガイア-VLSI設計の新しい大地を考える研究会-)
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概要
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多数の演算セルを2次元配列状に集積し高い演算性能を持たせ, かつ機能の動的再構成が可能なFlexible Engine/Generic ALU Array (FE-GA)を開発している.FE-GAの機能の変更には, 機能を定義する構成情報(コンフィギュレーションデータ)を演算セルへ転送しなければならないが, これがFE-GAの面積あたりの演算性能(性能/面積比)の低下を引き起こす.本稿では, コンフィギュレーションデータの転送量と必要な記憶容量を削減し, その転送サイクルを隠蔽する階層記憶制御方式を提案する.本方式により, 演算セル内レジスタのみの方式と比較して平均1.26倍の性能/面積比を達成した.
- 社団法人電子情報通信学会の論文
- 2005-11-24
著者
-
佐藤 真琴
株式会社日立製作所 システム開発研究所
-
津野田 賢伸
(株)日立製作所
-
田中 博志
株式会社日立製作所中央研究所
-
高田 雅士
(株)日立製作所中央研究所
-
田中 博志
日立製作所中央研究所
-
津野田 賢伸
日立製作所中央研究所
-
秋田 庸平
日立製作所中央研究所
-
高田 雅士
日立製作所中央研究所
-
伊藤 雅樹
日立製作所中央研究所
-
佐藤 真琴
日立製作所システム開発研究所
-
秋田 庸平
株式会社日立製作所中央研究所
-
伊藤 雅樹
株式会社日立製作所
-
伊藤 雅樹
日立製作所 半導体事業部
-
伊藤 雅樹
(株)日立製作所中央研究所
-
伊藤 雅之
ルネサスエレクトロニクス株式会社
-
高田 雅士
ルネサステクノロジ
-
佐藤 真琴
日立製作所 システム開発研究所
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