並列化コンパイラにおける組合せ並列化技術

元データ 2003-01-31 一般社団法人情報処理学会

概要

SMP上でプログラムを高速実行するために、コンパイラはループに対して様々なループ変換を適用するが、静的なコンパイラ解析情報だけでは、最適なループ変換やループ展開数、ループタイルサイズ等の決定は困難である。このため、実行時情報に基づいて最適な指示文を決定するオプションチューニングツールの開発を行った。本ツールの特徴技術は、(1)1回の試行では、多重ループ毎に同じ指示文の組を適用し、多重ループ毎に実行時間を計測し、全試行後、多重ループ毎に最高速となる指示文の組を適用すること、及び(2)一部実施要因計画法を用いて、多重ループの指示文の組合せを指定することである。これより、試行回数を少なくして、多重ループ全体で最適な指示文の組合せを決定できた。

著者

佐藤 真琴 株式会社日立製作所 システム開発研究所
佐藤 真琴 (株)日立製作所システム開発研究所
佐藤 真琴 日立製作所システム開発研究所
和田 清美 (株)日立製作所システム開発研究所
飯塚 孝好 (株)日立製作所システム開発研究所
和田 清美 (株)日立製作所システム開発研究所:アドバンスト並列化コンパイラ研究体
飯塚 孝好 (株)日立製作所 中央研究所

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