高並列計算機における遠隔データの先行フェッチのためのループ変換手法

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並列処理計算機においては演算装置の要素数が増加するに従い、通信網ての遅延が増加し遠隔データのアクセスに時間がかかるようになる。従って、高並列処理のためにはこの遅延に対し耐性のあるアーキテクチャが要求される。データ駆動アーキテクチャは、命令レベルの並列性を取り出すことによって、通信網を含んだ循環パイプラインを実現しこの遅延をキャンセルできると考えられた。しかし、2オペランド命令の実行に2個のデータ入力を必要とする実現においては、データ待ち合わせ部に最初のデータが到着した際、命令実行部には実行すべき命令が送られずパイプラインブレイクを生してしまう (ここでは、データ待ち合わせ部と命令実行部のパイプライン処理速度を同一と見なしているが、この仮定は、同じ実現技術を用い、両処理部の高い利用率を確保しようとする場合、一般的なものであろう。)この問題の解決には、演算レジスタや実行順序制御の導入等の方法によってデータ転送数を減少させる工夫が必要である。一方、逐次処理型の演算装置を用いた並列処理計算機においては、個々の演算装置内では連続する命令列による縦型パイプライン処理が行なわれている。従ってマルチコンテキスト用の演算レジスタセットがサポートされていたとしても、コンテキスト切り替えの際演算パイプラインに空きが生じてしまうので、できるだけコンテキスト切り替えを行なわない様にする必要がある。すなわち、プロセス間の同期のため待が生じた場合は止むを得ないが、すでに値が入っている遠隔変数を読む場合はできるだけ待が生じないようにしてコンテキスト切り替えの頻度や演算装置の***時間を減少させる必要かある。先行フェッチを可能にするアーキテクチャについては、データ読みだし要求をその番地の内容が確定するまでその番地で持たせる機能を持ったメモリを導入する方法が提案されている。筆者らは、レジスタ間演算を基本とするRISCアーキテクチャを適用するため、演算レジスタに対し遠隔データのフェッチを行える機構を示した。本稿では、先行フェッチのために必要なハードウェア機能を示した後、プログラムのループ構造部分において、遠隔変数に対するデータフェッチ要求をその使用に先だって先行発行するための手法について述べる。
社団法人情報処理学会の論文
1989-10-16

高並列計算機における遠隔データの先行フェッチのためのループ変換手法

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