高性能マイクロプロセッサシミュレータの時分割並列処理による高速化(シミュレーション技術, SHINING 2005「アーキテクチャとコンパイラの協調および一般」)
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概要
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マイクロプロセッサは集積回路技術の進歩に伴い高度化・複雑化している.高度なプロセッサの性能検証にはcycle accurateなシミュレータが不可欠であるが, 現状のシミュレータは一般に低速であり, 研究・開発の効率化にあたって障害となる.本論文では, マイクロプロセッサシミュレーションを並列に行うことで高速化を図る.並列化はシミュレーション過程を時間軸方向に分割することにより行い, シミュレートされたプロセッサのマシン状態を分割点で一致させること, もしくは, 分割区間のシミュレーション履歴を一致させることにより, 精度を落とすことなく高速化を行った.状態および履歴を一致させるためには, パイプラインが分岐予測ミス時に空, あるいはそれに近い状態になることと, キャッシュの各セットは一定数のアクセスにより一定の状態となることを利用した.並列シミュレータを実装し8並列で評価を行ったところ, SPEC CPU95で最大2.7倍(su2cor), 平均1.9倍の高速化を達成した.
- 一般社団法人情報処理学会の論文
- 2005-01-21
著者
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