Priority Enhanced Stride Scheduling
スポンサーリンク
概要
- 論文の詳細を見る
Whereas classical scheduling methods like priority scheduling can efficiently support the execution of various type of applications, fair-share scheduling methods do not provide good results for I/O bound and interactive processes execution. This paper presents a novel implementation of the fair-share scheduling method called stride scheduling and its extension using a more classical priority scheduler to support both compute bound and interactive applications. Evaluation results show that it improves fair-share allocation of CPU time among users and processes compared to strict fair-share scheduling methods and that the execution of interactive processes is not degraded. It is also shown that the scheduling overhead is bounded and does not depend on the number of runnable processes.
- 一般社団法人情報処理学会の論文
- 2002-09-15
著者
-
Moal Damien
Kyoto University:(present Address)presently With Systems Development Lab. Hitachi Ltd.
-
Tomita S
Graduate School Of Informatics Kyoto Univ.
-
Mori Shin-ichiro
Graduate School Of Engineering Fukui Univ.
-
Tomita Shinji
Kyoto Univ. Kyoto‐shi Jpn
-
Mori Shin-ichiro
Graduate School Of Engineering Fukui University
-
Goshima Masahiro
Graduate School Of Informatics Kyoto University
-
Tomita Shinji
Graduate School Of Informatics Kyoto Univ.
-
Miwa Shinobu
Graduate School Of Engineering Tokyo University Of Agriculture And Technology
-
Tomita Shinji
Graduate School Of Informatics Kyoto University
-
IKUMO MASAHIRO
Kyoto University
-
TSUMURA TOMOAKI
Kyoto University
-
GOSHIMA MASAHIRO
Kyoto University
-
MORI SHIN-ICHIRO
Kyoto University
-
NAKASHIMA YASUHIKO
Kyoto University
-
KITAMURA TOSHIAKI
Kyoto University
-
Mori Shin-ichro
Graduate School Of Engineering Fukui University
-
Nakashima Yasuhiko
Graduate School Of Information Science Naist
関連論文
- インタラクティブ・スーパーコンピューティング環境の実現に向けて
- 並列ボリュームレンダリング・アクセラレータVisAの開発とその予備実装(高速データ通信と実装)
- 並列ボリュームレンダリング・アクセラレータVisAの開発とその予備実装(高速データ通信と実装,FPGA応用及び一般)
- 操作の連続性を考慮した手術シミュレータの高速化手法(HPC-8 : アプリケーションII)
- インタラクティブシミュレーションにおける遠隔操作フレームワークの実装(HPC-6 : 開発・実行環境)
- パス情報を用いた分岐フィルタ機構(プロセッサアーキテクチャ)
- スラック予測を用いたクラスタ型スーパースカラ・プロセッサ向け命令ステアリング(ARC-4:スケジューリング,2006年並列/分散/強調処理に関する『高知』サマー・ワークショップ(SWoPP 高知2006))
- セル投影型並列ボリュームレンダリングのEarly Ray Terminationによる高速化(並列計算)
- 中規模コモディティクラスタ向け相互結合網Three Quadsの提案(ネットワーク,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2006))
- 中規模コモディティクラスタ向け相互結合網Three Quadsの提案(ネットワーク, 「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2006))
- DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング(FPGAとその応用及び一般)
- 小容量RAMを用いたオペランド・バイパスの複雑さの低減手法(プロセッサアーキテクチャ)
- DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング(FPGAとその応用及び一般)
- DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング(FPGAとその応用及び一般)
- DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング(FPGAとその応用及び一般)
- An Instruction Mapping Scheme for FU Array Accelerator
- An EDP Study on the Optimal Pipeline Depth for Pipeline Stage Unification Adoption
- A Two-phase, Cooperative Detailed/Global Parallel Wire Routing Algorithm
- A Dynamic Control Mechanism for Pipeline Stage Unification by Identifying Program Phases
- Dynamic Control Mechanisms for Pipeline Stage Unification Based on Program Phase Detection
- Dynamic Control Mechanisms for Pipeline Stage Unification Based on Program Phase Detection(集積回路技術とアーキテクチャ技術の協調・融合へ向けた,プロセッサ,並列処理,システムLSIアーキテクチャ及び一般)
- 並列ボリュームレンダリング・アクセラレータVisAの開発とその予備実装(高速データ通信と実装,FPGA応用及び一般)
- 並列ボリュームレンダリング・アクセラレータVisAの開発とその予備実装(高速データ通信と実装,FPGA応用及び一般)
- 故障に対してユーザ側の耐性を高めるデジタル家電アーキテクチャ(Inventive and Creative Architecture特別セッションII)
- ALU Cascadingを行う動的命令スケジューラ(集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- ALU Cascadingを行う動的命令スケジューラ(低消費電力化技術(2),集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- ReVolver/C40 : A Scalable Parallel Computer for Volume Rendering-Design and Implementation-(Development of Advanced Computer Systems)
- Parallel Cloth Simulation with Adaptive Mesh Refinement and Coarsening Using OpenMP on Fujitsu HPC2500(Parallel Processing Applications)
- An approach towards fast simulation of virtual cloth with adaptive mesh refinement and coarsening on Fujitsu HPC2500
- Priority Enhanced Stride Scheduling
- Low-Overhead Architecture for Security Tag
- Special Issue on Development of Advanced Computer Systems
- Delay-Compensation Flip-Flops for Timing-Error Tolerant Circuit Design
- Ultra Dependable Processor
- Zigzag-HVP : A Cost-effective Technique to Mitigate Soft Errors in Caches with Word-based Access(Processor Architecture)
- Delay-Compensation Flip-Flop with In-situ Error Monitoring for Low-Power and Timing-Error-Tolerant Circuit Design
- Quantum Walks on the Line with Phase Parameters
- RazorProtector: Maintaining Razor DVS Efficiency in Large IR-Drop Zones by an Adaptive Redundant Data-Path
- Evaluation of a New Power-Gating Scheme Utilizing Data Retentiveness on Caches
- Zigzag-HVP: A Cost-effective Technique to Mitigate Soft Errors in Caches with Word-based Access
- Hybrid Parallel Implementation of Inverse Matrix Computation by SMW Formula for Interactive Simulation
- Selective Check of Data-Path for Effective Fault Tolerance
- Register Indirect Jump Target Forwarding
- Tensor Rank and Strong Quantum Nondeterminism in Multiparty Communication
- Mechanical Interaction between Vitamin E-Containing Ultrahigh Molecular Weight Polyethylene and Co-28Cr-6Mo Alloy in Water
- An Instruction Scheduler for Dynamic ALU Cascading Adoption
- An Instruction Scheduler for Dynamic ALU Cascading Adoption
- Register Indirect Jump Target Forwarding