低温域におけるMoveの制限によるSimulated Annealing法を用いたパッキングの高速化(VLSIの設計/検証/テスト及び一般配置配線)
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概要
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2次元パッキング問題はNP困難であるので,Simulated Annealing法(SA法)などの探索的手法がよく用いられている.SA法では,ある解を別の解に変換するMove集合が定義され,Move集合からランダムにMoveを候補として選択し,そのMoveを採用するかどうかテストする.しかし,ある種のMoveは解が準最適解に近い場合ほとんど採用されず,そのようなMoveを候補とすることは計算時間の無駄となっている.そこで本研究ではSA法において,採用される確率の高いMoveを候補とする確率を高めることによって計算時間を短縮する手法を提案する.提案手法の有効性を確認するために,2次元パッキングを表現するデータ構造としてParametric- BSG を用い,収束に近い低温域では採用される確率の低いブロック対差が大きく距離の離れたブロック対に対する対交換Moveなどをほとんど候補としない実験を行った,実験結果から,適切にMove候補を選択することで,良質なパッキングを短時間で得られることを確認した.
- 一般社団法人情報処理学会の論文
- 2003-11-27
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