準同期式設計による乗算器の作成
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概要
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一般の同期式回路は、各レジスタに入力されるクロックのタイミングが同時であることが原則であり、完全同時式設計ではそれを前提として回路を設計する。これに対して、準同期式設計では、各レジスタに入力するクロックのタイミングを意図的にずらすことによって、最高クロック周波数をさらに高速化する。本研究では、完全同期式設計と準同期式設計を比較するために、両設計手法を用いて乗算器を作成し、計算機上でシミュレートおよび分析することによって、準同期式設計の有効性を検証した。
- 2000-05-11
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