20μmピッチ微細Cuバンプ接合による3次元チップ積層

概要

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ASETでは1999年から始まった「超高密度電子SI技術の研究開発機構」プロジェクトにて, 高密度・高速化に適したSiP (System-in-a-Package)としてSi内部に20μmピッチ微細Cu貫通電極を形成したチップを積層する3次元チップ積層構造の開発を行ってきた。その中でチップ積層プロセスは重要な技術であり, 工業的な積層プロセスとしてチップ裏面にバンプを形成せずに, Cu-Sn拡散によりCu貫通電極同士を接続する微細Cuバンプ接合の検討を行い, 3次元チップ積層構造における貫通電極回路の接続信頼性と電気特性を評価した。20μmピッチという微細な領域においてもCu-Sn拡散は制御可能であることがわかり, 接合界面をすべて金属間化合物であるCu_3Snとすることで良好な接合強度が得られることがわかった。その結果, 4チップ積層構造にて, TCT (Temperature Cycling Test) 1500サイクル以上の接続信頼性を確認した。また, Cu貫通電極構造を含むデイジーチェーン回路およびリングオシレータ帰還回路を用いて, 直流抵抗および信号遅延時間を測定した結果, Cuバンプ接合部を含む貫通電極回路1層当たりの抵抗上昇は15.4mΩ, 信号遅延時間は0.9psであり, GHzレベルのチップ間高速信号回路として十分対応できることを明らかにした。
社団法人エレクトロニクス実装学会の論文
2005-07-01

20μmピッチ微細Cuバンプ接合による3次元チップ積層

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