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(株)東芝セミコンダクター社プロセス技術推進センター | 論文
- HfSiON高誘電率ゲート絶縁膜技術
- 混載DRAMに適したSOI上の1トランジスタゲインセル(FBC)を使ったメモリ : セル特性及びメモリ性能の評価結果(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- SOI上に形成した混載DRAM用メモリセル : FBC(Floating Body Cell)(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- 混載DRAMに適したSOI上の1トランジスタゲインセル(FBC)を使ったメモリ : セル特性及びメモリ性能の評価結果(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- SOI上に形成した混載DRAM用メモリセル : FBC(Floating Body Cell)(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- ソースにSiGe領域を形成したSOI・MOSFETにおけるドレイン破壊電圧改善のシミュレーション解析
- SiGeソース構造によるSOI MOSFET基板浮遊効果の抑制 : SiGe構造パラメータ依存性
- 低Hf濃度キャップ層(Hf=6%)形成によるHfSiONゲート絶縁膜の電気特性および信頼性向上とそのメカニズム
- 不純物偏析を利用した低障壁ショットキートランジスタ(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 不純物偏析を利用した低障壁ショットキートランジスタ(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 不純物偏析ショットキー接合トランジスタ
- 1V動作可能な強誘電体メモリ用SBT膜の形成
- 1 V 動作可能な強誘電体メモリ用SBT膜の形成
- 1V動作可能な強誘電体メモリ用SBT膜の形成
- 65nm世代以降のリソフレンドリ設計技術(プロセス・デバイス・回路シミュレーション及び一般)
- 65nm世代以降のリソフレンドリ設計技術(プロセス・デバイス・回路シミュレーション及び一般)
- 45nm node向け塗布ポーラスlow-k膜の材料設計(配線・実装技術と関連材料技術)
- Cu配線構造における応力解析(低誘電率層間膜,配線材料及び一般)
- Metal Gate Technology for High-Performance Transistors (新しい地球環境と豊かなネットワーク社会を生み出す半導体技術) -- (セッション8 先端デバイス技術--限りなき微細化・高機能化への挑戦)
- CVD法によるDRAMキャパシタ用(Ba,Sr)TiO_3薄膜の形成
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