セル遅延モデルを用いた算術演算回路の信号遷移回数見積もり手法(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
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概要
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本稿では,算術演算回路を対象とした消費エネルギーの見積もり方法を提案する.算術演算回路は,それぞれの構成法について入出力のビット幅が変化したときの遅延時間や面積の変化に一定の傾向がある.消費エネルギーの変化についても,構成法ごとに入出力のビット幅が変化したときに一定の傾向があると考えられる.この傾向を利用することによって,入出力のビット幅が小さな演算回路の消費エネルギーからビット幅が大きな演算回路の消費エネルギーを見積もることができると考えられる,本稿ではセル遅延モデルを用いて回路内部の信号の遷移回数を計算することによって消費エネルギーの指標とする.本手法はレイアウト情報や配線情報などを用いないため,論理設計段階における見積もりが可能である.また,配線遅延や製造ばらつきを考慮するために,セル遅延にランダムな値を加えて信号遷移回数の計算を行った.順次桁上げ加算器と配列型乗算器に対して,信号遷移回数の計算結果をもとに消費電力を見積もった.それぞれ,4ビット演算器から32ビット演算器の消費エネルギーを見積もったところ,Nanosimを用いたシミュレーション結果に対して,いくつかのセル遅延の設定で誤差が10%未満となった.
- 社団法人電子情報通信学会の論文
- 2010-03-03
著者
-
中村 一博
名古屋大学大学院情報科学研究科
-
高木 一義
名古屋大学大学院情報科学研究科
-
高木 直史
名古屋大学大学院情報科学研究科
-
川島 裕崇
名古屋大学大学院情報科学研究科情報システム学専攻
-
高木 直史
名古屋大学大学院情報科学研究科情報システム学専攻
-
高本 直史
名古屋大学
-
高木 一義
名古屋大学
-
高木 直史
名古屋大学
-
中村 一博
名古屋大学
-
川島 裕崇
名古屋大学大学院 情報科学研究科 情報システム学専攻
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