部分積加算における信号遷移回数の削減による配列型乗算器の低消費エネルギー化設計(消費電力2,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
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概要
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本稿では,信号の遷移回数を減らすことによって配列型乗算器の消費エネルギーを削減する手法を提案する.CMOS回路では,信号が遷移する時に多くのエネルギーが消費される.演算を行ううえで有意な信号遷移は1演算あたり高々1回であり,2回以上の遷移は無駄なエネルギーを消費する原因となっている.乗算器の各信号では,信号遷移の伝搬が原因となり1回の演算で複数の信号遷移が起こっている.そこで本研究では,演算過程において信号の値を一定期間固定することで無駄な遷移を削減する.信号の値を固定し,不要な信号遷移の伝搬を防いだ.シミュレーション行い消費エネルギーを見積もったところ,32ビット配列型乗算器の消費エネルギーが約33%小さいという結果が得られた.また,演算過程における信号の固定順序を変えたところ,消費エネルギーがさらに約20%小さいという結果が得られた.
- 2007-11-20
著者
-
中村 一博
名古屋大学大学院情報科学研究科
-
高木 一義
名古屋大学大学院情報科学研究科
-
高木 直史
名古屋大学大学院情報科学研究科
-
川島 裕崇
名古屋大学大学院情報科学研究科情報システム学専攻
-
高木 一義
名古屋大学
-
高木 直史
名古屋大学
-
中村 一博
名古屋大学
-
川島 裕崇
名古屋大学大学院 情報科学研究科 情報システム学専攻
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