パワーゲーティング技術を搭載したシステムLSIの電源ノイズ抑制
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概要
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低消費電力SoC向けに面積オーバーヘッドが小さいパワーゲーティング手法を開発した。本手法の特徴は、回路への電源供給に必要な電源スイッチサイズを複数に分割しておき、電源復帰時に発生する電源ノイズを抑制するために、各々のスイッチサイズやスイッチオン時間間隔を最適化するということにある。今回、製品仕様に近いLSIに本手法を適用し、65nm CMOSテクノロジを用いて試作し、電源ノイズの実測を行った。その結果、電源スイッチサイズを増やすことなく、270万ゲート規模の回路におけるスイッチオン時の電源ノイズを2mV以下に抑制できたことを確認した。
- 2010-01-21
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