Simultaneous Compensation of RC Mismatch and Clock Skew in Time-Interleaved S/H Circuits(<Special Section>Analog Circuit and Device Technologies)
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概要
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The RC mismatch among S/H stages for time-interleaved ADCs causes a phase error and a gain error and the phase error is dominant. The paper points out that clock skew and the phase error caused by the RC mismatch have similar effects on the sampling error and then can be compensated with the clock skew compensation. Simulation results agree well with the theoretical analysis. With the phase error compensation of RC mismatch, the SNDR in 14b ADC can be improved by more than 15dB in the case that the bandwidth of S/H circuits is 3 times the sampling frequency. This paper also proposes a method of clock skew and RC mismatch compensation in time-interleaved sample-and-hold (S/H) circuits by sampling clock phase adjusting.
- 社団法人電子情報通信学会の論文
- 2006-06-01
著者
-
KAWAHITO Shoji
Research Institute of Electronics, Shizuoka University
-
FURUTA Masanori
Toshiba Corporation Mobile Communication Laboratory
-
川人 祥二
静大電研
-
Furuta Masanori
Research Institute of Electronics, Shizuoka University
-
Kawahito Shoji
Res. Inst. Of Electronics Shizuoka Univ.
-
Liu Zheng
Graduate School Of Electronic Science And Techonology Shizuoka University
-
Kawahito Shoji
Research Institute Of Electronic Science And Technology Shizuoka University
-
Furuta Masanori
Research Institute Of Electronics Shizuoka University
-
Kawahito Shoji
Imaging Devices Laboratory Nanovision Research Centre Research Institute Of Electronics Shizuoka Uni
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