Design of a Small-Offset 12-Bit CMOS DAC Using Weighted Mean Sample-and-Hold Circuit(<Special Section>Analog Circuit and Device Technologies)
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概要
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This paper describes the design of a small-offset 12-bit CMOS charge-redistribution DAC using a weighted-mean flip-around sample-and-hold circuit (S/H). Flip-around S/H topology can realize small-offset characteristics, and it is effective to reduce power dissipation and chip area because independent feedback capacitors are not necessary. In this DAC the small-offset characteristic remains not only in amplification phase but also in sampling phase with the circuit technique. The design of 1.8V, 50MS/s fully differential DAC with output swing of 2Vp-p has very small offset of 100μV for the reset switch mismatch of 2%. A technique to improve dynamic performance measured by SFDR using damping resistors and switches at the output stage is also presented. The designed 12-bit DAC with 0.25μm CMOS technology has low-power dissipation of 35mW at 50MS/s.
- 社団法人電子情報通信学会の論文
- 2006-06-01
著者
-
KAWAHITO Shoji
Research Institute of Electronics, Shizuoka University
-
川人 祥二
静大電研
-
Uno Masayuki
Graduate School Of Electronics Shizuoka University
-
Kawahito Shoji
Research Institute Of Electronic Science And Technology Shizuoka University
-
Kawahito Shoji
Imaging Devices Laboratory Nanovision Research Centre Research Institute Of Electronics Shizuoka Uni
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