1/fノイズの低減を考慮した差動増幅回路の設計
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概要
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本論文では,様々な回路に広く用いられているMOSFETを用いた差動増幅回路に着目し,1/fノイズ低減手法について述べている.センサインターフェースに応用される回路は微弱な信号であり,CMOSプロセスで設計する場合には低周波領域において顕著となる1/fノイズが大きな問題となる.また,近年の微細化に伴い,CMOSトランジスタの物理的な構造が変化し,従来の1/fノイズ低減手法を見直す必要がある.そこで本論文では,差動増幅回路の入力換算1/fノイズの式を理論的に導きだし,0.18μmCMOSデバイスパラメータのノイズモデルを用いて,HSPICEによるシミュレーションを行った.その結果,求めた理論式とHSPICEシミュレーションの結果はほぼ同じになった.また,チャネル幅及びチャネル長と1/fノイズとの関係を確認し,考察を行っている.
- 社団法人電子情報通信学会の論文
- 2009-01-15
著者
-
淡野 公一
宮崎大学 工学部
-
田村 宏樹
宮崎大学
-
田中 寿
都城工業高等専門学校
-
平野 扶早
宮崎大学工学部
-
淡野 公一
宮崎大学工学部
-
田村 宏樹
宮崎大学工学部
-
淡野 公一
宮崎大学工学部電気電子工学科
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