配線層数の乗算器の回路面積への影響について(演算回路/専用回路,システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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近年のVLSI製造技術の進歩により、配線に用いることができるメタル層数が増加している。使用できる配線層数が増えると、セルの上を通過することができる配線の量も増加する。そのため、配線のための面積は小さくなり、より小さい回路面積で回路が構成できる。乗算は基本的な算術演算のひとつであり、多数の特定用途向けの集積回路(ASIC, Application Specific Integrated Circuit)で乗算器が搭載されている。ASICにおいて乗算器は大きな面積を占めるため、乗算器の面積はASICの面積や製造コストに大きな影響を与える。本稿では複数の構成法を用いて乗算器を構成し、配線層数が回路面積に及ぼす影響を確認した。
- 社団法人電子情報通信学会の論文
- 2007-03-02
著者
-
高木 一義
名古屋大学大学院情報科学研究科
-
高木 直史
名古屋大学大学院情報科学研究科
-
川島 裕崇
名古屋大学大学院情報科学研究科情報システム学専攻
-
高木 一義
名古屋大学
-
高木 直史
名古屋大学
-
川島 裕崇
名古屋大学大学院 情報科学研究科 情報システム学専攻
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