AESのS-BOX回路のDPA対策設計(リコンフィギャラブルシステム応用II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)

概要

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AES(Advanced Encryption Standard)のS-BOX回路部の設計については様々な方式が提案されている.特に合成体を用いた設計は,大幅に回路規模を縮小することができるため,コンパクトな暗号回路の実装に効果的である.また,セキュリティを向上させるため耐タンパ性を備えることが近年重視されており,DPA(Differential Power Analysis)対策として,ランダムマスク方式をS-BOX回路に取り入れた方式も提案されている.本研究では,筆者らが提案したプリミティブゲートレベルのランダムマスク方式MRSL(Modified RSL)に基づいて,合成体を用いたAESのS-BOX回路をFPGA(Virtex1000)に実装した.また,モジュールレベルのランダムマスク方式に分類される森岡らの方式,プリミティブゲートレベルのランダムマスク方式に分類されるTrichinaらの方式,及び鈴木らのRSL(Random Switching Logic)方式についても実装し,各方式の比較を行った.その結果,LUTを効率的に使用できるMRSL方式がDPA耐性,回路規模,及び設計容易性の面で最も有効であることが確認できた.
2006-11-23