動的部分再構成を利用した切替可能なAES S-box回路の評価(FPGA応用,FPGA応用及び一般)
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概要
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近年,ハードウェア化された暗号回路に対して,サイドチャネル攻撃の危険性が指摘されている.これに対応するため,AES(Advanced Encryption Standard)では,S-boxに対する複数の対策法が提案されている.これらは異なった特徴を持つため,一つの暗号化回路に複数の対策済みS-boxを実装することができれば,攻撃に対する強度を上げることができるが,このためのハードウェアオーバーヘッドは大きい.そこで,動作を止めることなく回路の一部を書き換えることができる技術であるFPGAの動的部分再構成技術を利用して,暗号化処理を止めることなく複数のS-box回路を切り替えることのできるAES回路を設計し,その評価を行った.従来の設計手法では,再構成処理が暗号化処理の妨げとなってしまっていたが,鍵生成後のKey Expansion回路をS-boxの再構成領域とすることでこの問題を克服している.その結果,11.154%の回路面積の増加で,複数のS-boxを使用できるAES回路を実装することができた.
- 社団法人電子情報通信学会の論文
- 2011-01-10
著者
-
岩井 啓輔
防衛大学校情報工学科
-
黒川 恭一
防衛大学校情報工学科
-
天野 英晴
慶應義塾大学
-
天野 英晴
慶應義塾大学理工学部情報工学科
-
黒川 恭一
防衛大学校 情報工学科
-
黒川 恭一
防衛大学校
-
黒川 恭一
防衛大学校理工学研究科情報工学教室
-
岩井 啓輔
防衛大学校
-
天野 英晴
慶應義塾大学 理工学部
-
山田 菜穂子
慶應義塾大学理工学部情報工学科
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