MRSLで構成したAESのS-BOX回路のDPA耐性検証
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概要
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AES暗号のS-BOX回路部を合成体で構成する方法は,大幅に回路規模を縮小することができるため,コンパクトな暗号回路の実装に効果的である.近年,暗号回路に耐タンパー性を備えることが重要視されているが,その回路のDPA対策としては,マスク付逆元演算回路を利用した方法が提案されている.一方,プリミティブゲートレベルでランダムマスクを行うRSLゲートも提案されている.本研究では,RSLを改良したMRSL (Modified RSL)を用いてAESのS-BOX回路を合成体で構成してFPGA (Virtex1000)に実装し,DPAへの耐性検証を行った.
- 2006-09-06
著者
-
岩井 啓輔
防衛大学校情報工学科
-
黒川 恭一
防衛大学校情報工学科
-
黒川 恭一
防衛大学校 情報工学科
-
黒川 恭一
防衛大学校
-
黒川 恭一
防衛大学校理工学研究科情報工学教室
-
佐々木 稔
防衛大学校情報工学科
-
岩井 啓輔
防衛大学校
-
岩井 啓輔
防衛大学校 情報工学科
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