イメージセンサ上での動画像圧縮

概要

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本研究では、イメージセンサ上での動画像圧縮についての提案とそのためのセンサの設計、試作実験について論じる。センサ上で適切な画像圧縮を施すことができれば、センサの出力自体のレートが低減されることから、信号転送のボトルネックを解消し、高精細画像、高フレームレート画像などの扱いを容易にしうると考えられる。本稿では、条件付画素補充に基づく画像圧縮をセンサ上のアナログ処理回路で実現するための二つのセンサ構成手法(画素並列型構成、列並列型構成)についで述べ、試作の進んでいる画素並列構成の画素内処理回路、センサ構成の設計、試作VLSIチップについて論じる。画素並列構成に関しては、これまでその設計試作を発表してきた。今回は、その新しい設計・試作を報告する。この第二次設計・試作では、画素内でのアナログ処理回路、およびセンサ全体の構成を再設計し、消費電力の低減などの改善が図られている。また、この第二次試作では、レート制御、画素の選択読みだしという圧縮に必要な機能がセンサアレイとともに実装されている。
社団法人電子情報通信学会の論文
1996-09-18