アナデジ混載オシレータLSIによる分散PLLネットワークのハードウェアエミュレーション
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概要
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複数のPLLを同期させてGHzクロックの分配を行うオシレータネットワーク(distributed PLL)をエミュレートするアナデジ混載LSIを提案する。PLLの要素回路(位相差検出器,ループフィルタ,VCO)を簡略化したモデル(オシレータ)を平面上に敷き詰めて、それらのオシレータを相互に結合したネットワークによりdistributed PLLを疑似的にエミュレートする。Distributed PLLは空間規模が大きくなると計算機シミュレーションが困難になる(空間規模に対して計算時間が指数関数的に増加する)が、提案するLSIは各オシレータが並列に動作するため、エミュレーション時間はdistributed PLLの空間規模に依存しない。本稿では、distributed PLLとその簡易モデルおよびモデルの回路化について述べ、HSPICEにより提案回路のパフォーマンス(同期クロックおよびモードロックの発生)を示す。提案回路の大規模集積化により、GHzクロックの分配設計が容易になるかもしれない。
- 社団法人電子情報通信学会の論文
- 2002-09-19
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