ビットシリアルダイナミックロジックシステムための設計自動化
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概要
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本稿ではVLSIシステムの自動設計に関するセルベースでない新手法について提案する。このシステムはVHDLの記述からレイアウトまでの自動設計を目標として二つのプロセサで構成されている。一つ目はVHDL記述をシノプシスツールで論理合成して、論理合成をこなしたゲートレーベルのネートリストからダイナミックロジックのためのトランジスタレーベルネートリストに変換する。二つ目は変換されたネートリストを利用して自動レイアウト設計をする。本手法を用いて、Intel 80C51互換の8ビットマイクロプロセッサの設計をおこない、その効率性と有用性を証明した。また、設計時間の短縮化とチップ面積の削減手法についても述べる。
- 社団法人電子情報通信学会の論文
- 2000-03-02
著者
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李 冬菊
東京工業大学理工学研究科集積システム専攻
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國枝 博昭
東京工業大学理工学研究科集積システム専攻
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国枝 博昭
東京工大 工
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国枝 博昭
東京工業大学 電気電子工学科
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國枝 博昭
東京工業大学
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李 学南
東京工業大学工学部電気・電子工学科
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李 学南
東京工業大学 工学部 電気・電子工学科
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