ビットシリアルパイプラインデータパス合成

スポンサーリンク

概要

論文の詳細を見る
チップ内部の回路規模がプロセス技術の進歩のもとに大きくなるにつれ、配線領域のチップ面積に示める割合は急速大きくなる。特にFPGAの場合は、配線資源の増加がシリコン利用率に与える影響はさらに大きい。本稿では、我々が開発した高速ビットシリアルパイプラインデータパス合成システムについて紹介する。このシステムは、配線性の極めて高いビットシリアル回路を自動生成することによって、高速で高密度な回路を効率良く実現することを可能にする。このシステムは、デザイン入力として差分方程式をC++言語の上で記述し、その後のパイプライン合成やレイアウト合成はすべて自動化されている。このシステムは、ほぼ100%の論理資源使用効率と高速クロック動作を保証する。またここでは、ビットシリアルパイプラインにおける資源の共有化や複製化についての考察を述べる。
社団法人電子情報通信学会の論文
1997-10-29

著者

関連論文

もっと見る

スポンサーリンク