ビットシリアル信号処理並列プロセッサのアーキテクチャ設計
スポンサーリンク
概要
- 論文の詳細を見る
本研究では, 信号処理プロセッサの設計において, ビットシリアルデータフォーマットの採用による演算回路自体の高速化と, MIMD型マルチプロセッサでの並列化を組み合わせて, 複雑な処理に対する高速並列演算を可能とするアーキテクチャを設計した. 機能レベルでプロセッサアレーと命令セットの設計を行なった. 制御方式として局所間で通信命令によりプロセッサ間の実行シーケンスの整合をとる方式と, 資源競合関係とデータ依存関係を自律的に判断して命令発行タイミングを決定する方式の, 2つの局所分散制御方式を提案する. 回路に関しては高速化を意図してダイナミック論理で設計し, トランジスタレベルでのフルカスタムレイアウトを行なった.
- 社団法人電子情報通信学会の論文
- 1996-03-07
著者
-
國枝 博昭
東京工業大学理工学研究科集積システム専攻
-
斎藤 雅博
東京工業大学 工学部 電気・電子工学科
-
国枝 博昭
東京工大 工
-
国枝 博昭
東京工業大学 電気電子工学科
-
國枝 博昭
東京工業大学
-
清水頭 武信
東京工業大学工学部電気・電子工学科
-
太田 章久
東京工業大学工学部電気・電子工学科
-
太田 章久
東京工業大学電気・電子工学科
関連論文
- マルチプロセッサシステムオンチップのためのトレース駆動型ワークロードシミュレーション手法(物理設計及び一般)
- Hierarchical Circuit Optimization for Analog LSIs using Device Model Refining
- 多巻線線路形変成器の等価回路表現とハイブリッド回路設計への応用
- Fault Tolerantな多段接続ATMスイッチ網の構成法
- 中間段拡張デルタ網を用いた大規模ATMクロスコネクトの効率的な構成法
- スイッチトキャパシタ回路の随伴回路を用いた素子感度解析
- アレー型アーキテクチャ信号処理システムの高位合成
- ビットシリアルパイプラインデータパス合成
- ビットシリアルFPGAのフルカスタム設計
- ビットシリアルパイプラインデータパス合成
- ビットシリアルFPCAのフルカスタム設計
- ネットワ-ク問題の最近の動向--理論と応用
- 剰余数系ディジタル信号処理における高速スケ-リングのハ-ドウェア構成
- メッシュ結合マルチプロセッサシステムにおける2次元FFTアルゴリズム
- スイッチトキャパシタ回路技術の発展
- アナグロ集積回路の歩留り評価法
- Switched-Capacitor回路の等価表現とその応用
- 損失を有する多線条線路の集中定数形素子による等価表現
- 無損失不均一媒質多線条線路の集中定数形等価回路
- 分布定数回路網の集中定数形素子による等価表現とその二,三の応用--半角のリチャ-ド変数による
- Nullator-Noratorモデルに基づく線形能動回路の状態方程式について(技術談話室)
- ビットシリアルダイナミックロジックシステムための設計自動化
- ビットシリアルダイナミックロジックシステムための設計自動化
- プログラム可能なMSPA (Memory Sharing Processor Array) の設計法
- プログラム可能なMSPA(Memory Sharing Processor Array)の設計法
- メモリ共有プロセッサアレイのASIC設計法とデータ・シリアル行列乗算器への応用
- 3次元座標変換のビットシリアルFPGAへの実装
- ビットシリアルFPGAシステムの開発
- ビットシリアルFPGAシステムの開発
- ビットシリアルFPGAシステムの開発
- 実行時再構成可能なアーキテクチャを用いたMPEGエンコーダの実現
- 直線掃引探索法による指紋画像の特徴抽出
- D-12-163 隆線トレースによる指紋画像の細線化手法
- ビットシリアル信号処理並列プロセッサのアーキテクチャ設計
- マルチレｰト信号処理のVLSI実現手法
- メモリ共有型プロセッサアレイの設計手法に基づくビットシリアルデｰタパス合成
- 大学における VLSI 設計教育
- PC-3-2 東京工業大学におけるLSI教育
- ASIPデータパス合成におけるマイクロ操作レベルの最適化手法