高速I/Oインターフェースの最近の動向
スポンサーリンク
概要
- 論文の詳細を見る
パソコンに使われるMPUとメモリを結ぶBusの周波数が66〜100MHzになろうとしている現状において,長年使われてきたTTLは経験的に50MHz以上の動作周波数では難しくなってくる。このBusの高速化に対応して高速I/Oインタフェースの議論がここ最近の数年間JEDEC等の場で活発化しており,最近の高速インタフェースの動向を報告する。
- 社団法人電子情報通信学会の論文
- 1995-05-26
著者
-
山田 通裕
三菱電機(株)ULSI開発研究所
-
小西 康弘
三菱電機(株)ULSI開発センター
-
山田 通裕
三菱電機ULSI技術開発センター
-
小西 康弘
三菱電機(株)ulsi開発研究所
-
山田 通裕
三菱電機 Ulsi技開セ
関連論文
- 180MHz動作マルチプルレジスタ16MbシンクロナスDRAM
- embedded DRAM(eRAM)の技術的課題と対策
- C-12-37 DRAMのアレイ電源低電圧化によるtRCD遅延評価
- 高速アレイ動作とデータ保持特性の改善を両立可能なDRAMアーキテクチャー
- 低電圧DRAMに適したプリチャージド・キャパシタ補助・センス方式
- 低電圧DRAMに適したプリチャージド・キャパシタ補助・センス方式
- 低電圧DRAMに適したプリチャージド・キャパシタ補助・センス方式
- ED2000-112 / SDM2000-94 / ICD2000-48 スキュー及びジッターを低減可能な、DDR-SDRAMに適したDLL回路構成に関する提案
- ED2000-112 / SDM2000-94 / ICD2000-48 スキュー及びジッターを低減可能な、DDR-SDRAMに適したDLL回路構成に関する提案
- ED2000-112 / SDM2000-94 / ICD2000-48 スキュー及びジッターを低減可能な、DDR-SDRAMに適したDLL回路構成に関する提案
- Slightly Boostingを用いた5.3GB/sロジック混載用SDRAMコアの開発
- Slightly Boostingを用いた5.3GB/sロジック混載用SDRAMコアの開発
- Slightly Boostingを用いた5.3GB/sロジック混載用SDRAMコアの開発
- SSTL_3インタフェースによる信号入力特性の改善
- SSTL_3インタフェースによる信号入力特性の改善
- 64ビット縮退テストモードを搭載した16MビットシンクロナスDRAM
- マルチプルレジスタ方式によるシンクロナスDRAMの180MHz読みだし動作
- 2-2 半導体技術 : メモリ混載LSIの現状と将来(システムLSI : マルチメディア社会を支えるIC技術)
- コンピュータシステムにおける最新メモリ動向
- 高速I/Oインターフェースの最近の動向
- 100MHz動作2バンク構成16MビットシンクロナスDRAM (先端半導体) -- (メモリ)