ディジタル信号処理用高速・高集積配列形乗累算器
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概要
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本論文では,ディジタル信号処理装置での使用頻度が高い短語長の乗累算器の小形・高速化について検討する.まず,全加算器中の最短経路を和信号伝搬に利用し,けた上げ信号は1段飛び越して2段下の全加算器に送る配列形けた上げ保存加算器の最適化方式と,その方式に適した全加算器の構成法を提案し,8個の部分積を加算する場合,単純配列形けた上げ保存加算器と比べて遅延時間が22%減少することを示す.次に,短語長のキャリルックアヘッド加算器では,パストランジスタを用いる場合,4ビット単位の繰返し構造をもつ1段けた上げ先見回路は,遅延時間が2段けた上げ先見回路と同程度であり,小形化向きであることを示す.上記新配列形けた上げ保存加算器と1段けた上げ先見回路の有効性を確認するために,0.5μmCMOS技術を前提に部分積同様累算数も配列形けた上げ保存加算器で加算する方式の16ビット×14ビット+31ビット乗累算器を設計し,評価した,その結果,面積と遅延時間はそれぞれ0.77×0.78mm^2と6.8nsであった.本論文では提案した方式の有効性を乗累算器で示したが,もちろん乗算器でも同様の効果がある.
- 社団法人電子情報通信学会の論文
- 1995-06-25
著者
-
松田 宏朗
日本電信電話株式会社NTTサイバースペース研究所
-
南 俊宏
NTTヒューマンインタフェース研究所
-
南 俊宏
NTT LSI研究所
-
草場 律
NTT LSI研究所
-
笠井 良太
NTT LSI研究所
-
草場 律
システムエレクトロニクス研究所 : (現)マルチメディアシステム開発推進センタ
-
松田 宏朗
NTT LSI研究所
-
南 俊宏
日本電信電話株式会社nttサイバースペース研究所
-
笠井 良太
Nttシステムエレクトロニクス研究所
-
南 俊宏
Ntt Lsi研
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