RSA暗号処理のための剰余演算回路
スポンサーリンク
概要
- 論文の詳細を見る
本論文では,RSA暗号処理に使用される直列型剰余乗算器にsigned-digit(SD)数演算を導入するため,まず対称剰余数演算について冗長な数表現に関する定義と性質を述べる.p桁SD数加算アルゴリズムを対称剰余数演算に適用すれば,剰余加算は2つのSD数加算器を用いれば実現できる.このSD数剰余加算器を剰余演算の中心素子とする直列型剰余乗算器の構成を提案する.次に,剰余乗算における剰余加算の回数を減らすためにBooth符号の導入を考案し,剰余乗算回路の高速化を図る.最後に,提案した直列型剰余乗算器をRSA暗号処理へ応用することについて考察を行う.ハードウェア記述言語VHDLにより剰余乗算回路設計およびシミュレーションを行い,高速な剰余乗算回路が実現されることを示す.
- 社団法人電子情報通信学会の論文
- 2002-03-01
著者
関連論文
- 算盤アーキテクチャに基づく算術演算回路(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成
- 算盤アーキテクチャに基づく算術演算回路(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- Pseudoproductに基づく回路とそのテスト容易性
- Pseudoproductに基づく回路とそのテスト容易性
- Pseudoproductに基づく回路とそのテスト容易性
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成
- FPGAを用いた音響信号レベル圧縮プロセッサの設計(プロセス・デバイス・回路・シミュレーション及び一般)
- FPGAを用いた音響信号レベル圧縮プロセッサの設計(プロセス・デバイス・回路シミュレーション及び一般)
- SD数演算を用いた2進浮動小数点加算回路の構成
- SD数演算を用いた2進浮動小数点加算回路の構成
- SD数演算を用いた2進浮動小数点加算回路の構成(FPGAとその応用及び一般)
- C-12-25 SD数演算を用いた浮動小数点算術演算回路
- RSA暗号処理のための剰余演算回路
- RSA暗号処理のための剰余演算回路
- DSPによるコンプレッサ/リミッタのオーバーイージー特性
- DSPによるダイナミックレンジコントローラの実現法
- 状態遷移に基づくディジタル音響信号レベル表示回路の構成
- 降下エキスパンジョンをもつ音響レベルエキスパンダのDSPによる実現
- DSPによるコンプレッサ/リミッタのオーバーイージー特性の実現
- SD数演算を用いた剰余数系一重み数系変換回路(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- SD数演算を用いた剰余数系-重み数系変換回路(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- SD数演算を用いた剰余数系一重み数系変換回路(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- SD数演算に基づく直列型剰余乗算器の設計
- 多段フィ-ドフォワ-ドNOR回路網の一設計法
- 二重固定極性リード・マラー論理式
- EXORに基づいた回路のランダムパタンテスト容易性
- 一線入力AOI-EXOR論理式最小化
- 論理関数の奇数度に着目したAND-EXOR論理式簡単化アルゴリズム
- 変換法を用いた環和展開形の最小化
- 2段MOS論理回路網設計のための論理関数のグラフによる表現
- MOSセルを用いた2段論理回路綱の設計
- 2値画像の一符号化法と演算アルゴリズム
- 任意の楕円の高速ドット発生アルゴリズム
- 高速楕円発生アルゴリズム(技術談話室)
- 偶数倍精度2進レ-ト乗算器