SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
本稿では、剰余除算を高速に行うため、SD(Signed-Digit)数表現を用いた剰余数加算を導入する。まず、2進数剰余加算に基づく剰余除算アルゴリズムを示す。そして、桁上げ伝播により演算速度が制限される問題を解決するため、SD数剰余加算器を用いた除算回路を提案する。回路設計および回路評価により、同構造の2進数剰余除算回路に比べ高速になることを示す。しかし、この方法による剰余加算回数が多いため、Montgomery法に基づく剰余除算アルゴリズムを検討する。
- 社団法人電子情報通信学会の論文
- 2007-01-10
著者
関連論文
- 算盤アーキテクチャに基づく算術演算回路(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成
- 算盤アーキテクチャに基づく算術演算回路(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成(FPGAとその応用及び一般)
- SD数剰余加算を用いた剰余除算回路の構成
- FPGAを用いた音響信号レベル圧縮プロセッサの設計(プロセス・デバイス・回路・シミュレーション及び一般)
- FPGAを用いた音響信号レベル圧縮プロセッサの設計(プロセス・デバイス・回路シミュレーション及び一般)
- SD数演算を用いた2進浮動小数点加算回路の構成
- SD数演算を用いた2進浮動小数点加算回路の構成
- SD数演算を用いた2進浮動小数点加算回路の構成(FPGAとその応用及び一般)
- C-12-25 SD数演算を用いた浮動小数点算術演算回路
- RSA暗号処理のための剰余演算回路
- RSA暗号処理のための剰余演算回路
- DSPによるコンプレッサ/リミッタのオーバーイージー特性
- DSPによるダイナミックレンジコントローラの実現法
- 状態遷移に基づくディジタル音響信号レベル表示回路の構成
- 降下エキスパンジョンをもつ音響レベルエキスパンダのDSPによる実現
- SD数演算を用いた剰余数系一重み数系変換回路(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- SD数演算を用いた剰余数系-重み数系変換回路(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- SD数演算を用いた剰余数系一重み数系変換回路(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- SD数演算に基づく直列型剰余乗算器の設計
- 多段フィ-ドフォワ-ドNOR回路網の一設計法