エラー補償アーキテクチャを応用した単電子スパイクニューロン回路(企画セッション : ニューロハードウェア)
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概要
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本研究では、単電子回路による抑制性競合ニューラルネットワークの構成について提案する。近年の単電子回路をはじめとするナノデバイスの研究・開発にはめざましいものがある。しかし、その発展に伴いデバイスエラー対策や各種ノイズ対策が問題となっている。そこで、本稿ではこの問題を打開するものとして二種類の手法を単電子回路に取り人れた。一つはニューラルネットワークを構成することであり、もう一つはエラー補償アーキテクチャの導入である。コンピューターシミュレーションにより、ニューロン回路、ネットワークの動作をそれぞれ確認したのでその結果を示す。シミュレーション結果は、提案回路がデバイスエラーや各種ノイズに対して冗長性があることを示している。
- 社団法人電子情報通信学会の論文
- 2004-11-20
著者
-
浅井 哲也
北海道大学 大学院 情報科学研究科
-
雨宮 好仁
北海道大学 大学院 情報科学研究科
-
大矢 剛嗣
北海道大学工学部電子工学科
-
大矢 剛嗣
北海道大学大学院情報科学研究科
-
SCHMID Alexandre
Microelectronic Systems Laboratory, Swiss Federal Institute of Technology (EPFL)
-
LEBLEBICI Yusuf
Microelectronic Systems Laboratory, Swiss Federal Institute of Technology (EPFL)
-
Schmid Alexandre
Microelectronic Systems Laboratory Swiss Federal Institute Of Technology (epfl)
-
Leblebici Yusuf
Microelectronic Systems Laboratory Swiss Federal Institute Of Technology (epfl)
-
Schmid Alexandre
Swiss Federal Inst. Technol. Lausanne Che
-
Schmid Alexandre
Microelectronic Systems Laboratory (LSM), École Polytechnique Fédérale de Lausanne (EPFL)
-
Leblebici Yusuf
Microelectronic Systems Laboratory (LSM), École Polytechnique Fédérale de Lausanne (EPFL)
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