マスクROMのBISTにおけるエイリアス誤りの一実験
スポンサーリンク
概要
- 論文の詳細を見る
マスクROMにBISTを適用した場合を想定しエイリアス誤りの実験をおこなった.基板上にシグネチャ回路と故障付加回路を実現した.シグネチャ回路として次の6種類を用いた.(1)(x-α^0)形8段MISR,(2)(x-α)形8段MISR,(3)(x-α^2)形8段MISR,(4)(x-α^0)(x-α)形2重MISR,(5)(x-α)(x-α^2)形2重MISR,(6)16段8入力MISR.次の故障を発生させた.(a)ROM出力バッファの0, 1縮退故障.(b)ワード線の0/1縮退故障.(c)ビット線の0/1縮退故障.更に故障を持つチップに対して実験をおこなった.その結果,エイリアス誤りが実際に生じることが観測された.16段8入力MISRのエイリアス確率が最も低く,ROM組込み自己テストに有効である.
- 社団法人電子情報通信学会の論文
- 1993-06-08
著者
関連論文
- 論理合成された回路に対するLFSRのテスト長
- 1MビットSRAMの故障解析
- 分枝限定法の並列化と並列計算機での実行
- 分枝限定法の並列化と並列計算機での実行
- 1MビットSRAMの故障解析
- 検出困難故障用パターンを生成するLFSRのテスト長について
- ナップサック問題における分枝限定法の並列化
- 多重MISRの構成とそのエイリアス確率に関する二,三の考察
- ビット毎に誤り率が異なるMISRのエイリアス確率と完全重み分布
- 多重MISRの構成とそのエイリアス確率に関する二、三の考察
- ビット毎に誤り率が異なるMISRのエイリアス確率と完全重み分布
- 3. 符合理論の計算機システム、ディジタル信号処理への応用 ( 情報理論の計算機システムへの応用)
- 特集「情報理論の計算機システムへの応用」の編集にあたって
- 並列計算機に適した格子らせんネットワークの提案
- 64PE並列計算機"発葉"における故障発生実験とその対策
- 超並列計算機MP-1を用いたVLSI組込み自己テストのエイリアス確率の計算
- マスクROMの故障解析とそのシグネチャ回路設計への応用
- H8/330並列システムにおけるフォールトトレランスの実験
- 放送+挙手アーキテクチャとH8/330並列システムでの実験
- 超並列計算機MP-1を用いたナップサック問題解法の試み
- キャンパスネットワークにおける障害 : 落雷
- 千葉大学計算機ネットワークにおける障害 : ネットワーク層
- マスクROMのBISTにおけるエイリアス誤りの一実験
- アーキテクチャ・シミュレータN.2を用いた並列マシンのシミュレーションの試み(マイクロ・プロセッサ,ニューラルネットワーク)
- アーキテクチャ・シミュレータN.2を用いた並列マシンのシミュレーションの試み
- 単一誤り訂正リードソロモン符号を用いた自己修復可能なマスクROM構成法
- MasParを用いたエイリアス確率の計算-改良
- 16PE並列計算機「樹葉」における最大値問題のサイクル数による評価